【7474是正沿觸發還是負沿觸發】關于 74LS74、74HC74 這類經典的 74 系列芯片，很多剛接觸數字電路的朋友容易在時序上犯迷糊。直接給結論：7474 是典型的雙 D 觸發器，它采用的是上升沿（正沿）觸發機制。
也就是說，只有當時鐘信號（CLK）從低電平跳變到高電平的瞬間，輸入端的數據（D）才會被“捕捉”并更新到輸出端（Q）。如果在高電平期間或下降沿時改變 D 端的值，觸發器是不會理睬的，輸出狀態保持不變。這點在選型和設計 PCB 走線時要特別注意，尤其是抗干擾設計，因為一旦時鐘信號有毛刺，很容易導致誤翻轉。
另外需要提醒大家的是，雖然邊沿觸發邏輯是一樣的，但它的兩個輔助控制引腳——置位（PRE/Sets）和清零（CLR/Clear），通常是低電平有效。這意味著如果你沒接線，記得要接上拉電阻或者接高電平，否則芯片可能一直處于強制復位狀態。
為了讓你在實際查資料或焊接板子時更直觀，我把關鍵特性整理成了下表：
| 核心參數 | 具體特性描述 |
| : | : |
| 觸發方式 | 上升沿觸發 (Positive Edge Trigger) |
| 器件類型 | 雙 D 型正沿觸發觸發器 (Dual D-Type Positive-Edge Triggered) |
| 數據輸入 | D (Data)，僅在 CLK 上升沿采樣 |
| 輸出端 | Q 及其反相輸出 /Q |
| 置位 (PRE) | 低電平有效，獨立于時鐘優先復位 Q 為高 |
| 清零 (CLR) | 低電平有效，獨立于時鐘優先復位 Q 為低 |
| 常見系列 | 74LS74 (TTL), 74HC74 (CMOS), 74HCT74 (高速 TTL 兼容) |
| 典型應用 | 分頻器、移位寄存器、時序控制、脈沖鎖存 |
一點實戰經驗：
在做實驗的時候，如果發現 7474 不工作，別光盯著時鐘邊沿看。很多時候問題出在 PRE 和 CLR 腳上。如果這兩個引腳懸空，在 TTL 電路里默認是高電平，但在某些 CMOS 工藝下可能會受干擾。穩妥起見，建議把非必要的功能引腳通過 10kΩ電阻接到電源，避免“浮空”導致的邏輯混亂。
總之，記住“上升沿采集數據”，配合“低電平控制復位”，這塊芯片就能穩穩當當的用起來了。